Zen5 架构:
1. 前端和Zen4相同,4路解码。单路解码吞吐量64bit,一对一解码最大位宽512bit,Zen5会将AVX512解码为单个微指令,Zen5c则和Zen4一样解码为两个256bit微指令。
2. 引入指令融合技术增加解码位宽利用率(因为单路位宽更大且解码器仍为4路,必须进行指令融合提高单周期供指),但对融合效果存疑。
3. op-cache进一步增加到8K(Zen4为6.75K),BTB增加到2048+10240。每周期最多8发射(Zen4是每周期最多6发射)。
4. 微指令分派和重命名宽度相应来到8(Zen4为6)。
5. LSU为4load/store AGU+2store AGU(Zen4为2L3S)。DTLB可能会相应增加。
6. L1d为48KB,L1i保持32KB。L2为1MB。
7. INT ALU为6个(Zen4为4个)。FP/AVX EU为4个,但位宽增加到了512bit(Zen4为256bit),Zen5c的FP/AVX EU保持256bit不变。
8. 流水线不会超过20级。
1. 前端和Zen4相同,4路解码。单路解码吞吐量64bit,一对一解码最大位宽512bit,Zen5会将AVX512解码为单个微指令,Zen5c则和Zen4一样解码为两个256bit微指令。
2. 引入指令融合技术增加解码位宽利用率(因为单路位宽更大且解码器仍为4路,必须进行指令融合提高单周期供指),但对融合效果存疑。
3. op-cache进一步增加到8K(Zen4为6.75K),BTB增加到2048+10240。每周期最多8发射(Zen4是每周期最多6发射)。
4. 微指令分派和重命名宽度相应来到8(Zen4为6)。
5. LSU为4load/store AGU+2store AGU(Zen4为2L3S)。DTLB可能会相应增加。
6. L1d为48KB,L1i保持32KB。L2为1MB。
7. INT ALU为6个(Zen4为4个)。FP/AVX EU为4个,但位宽增加到了512bit(Zen4为256bit),Zen5c的FP/AVX EU保持256bit不变。
8. 流水线不会超过20级。