大佬们起床了吗

问题是频率提升带来的效果比时序明显啊。你说定在6000往下压时序还好，4800在怎么压时序咋比得过6000啊

延迟可以简单和CL值/频率成正比，你分母小了，分子得更小才能降低延迟，比如3200C14就会比4000C19要强一点。当然这里只说了延迟没说读写速度

肯定是有物理极限的，芯片里行列管理部分电路肯定最起码需要一定时间才能接入某行某列，但是你clk拉上来了，前面潜伏期没变但是后面读出数据可是实打实快了的

具体咋样可以扒扒颗粒的芯片手册，我看过SDR的一般都是只对时长有要求，DDR应该差不多

难，d4可以4400c14，d5肯定不行

容量大于频率大于时序

d4压过3200c11，u是11代qvye

我在逼乎回答过类似问题，直接截图给你吧

cl肯定还是越低越好，有时候高频率的提升只是表现，实际不如优化cl有效果

你看看8000频率电压和时序

对于大部分类型的高品质内存颗粒来说，内存最低延迟值的甜点频率都远高于标称频率，也就是说提升频率对降低延迟的效果都优于压低时序。如果遇到cpu的fclk受限/cpu的imc体质不行/cpu被锁定内存频率上限/主板被锁定内存频率上限这些情况，内存的频率就无法提升了（或者提升到临界值后再提升反而会大幅降低性能），这种情况下只能退而求其次来压低时序。压低内存时序也是有代价的，需要很高的内存电压，并且很容易导致内存不稳定难以过测。内存延迟值也不是内存性能的唯一标准，生产力场景和部分游戏场景也需要内存的读/写/复制带宽，这时高频率内存的优势就远大于低时序内存了。