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0(有偿解决)各路大神问一下vivado在运行rtl分析时总是闪退是怎么一回事呀折磨的我心好累 我查了很多办法,工程和软件全英文路径,重启,在工程里面打开xpr都试过了,还是闪退,用的是2017.4版本
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24新手求助\我写了一个按键控制数码管加一的模块,有五个按键,第一个按键是按下数码管一显示数字加一,第二个按键也是按下加一,第三个按键是按下后,第一二个数字相乘输出到数码管三跟四,第四个按键是按下后数码管一二要自动从00-ff自加自乘
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0各位大佬,谁知道basys3板子中间芯片贼烫是什么原因啊。。。然后能够用JPAG下载,不能用别的方式烧写,急!!!!求大佬救救孩子吧
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0求一份电子脉搏器的设计,有偿
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0一个小问题 怎样把顶层模块里的一个变量传到底层模块里?不是输入输出,只是一个控制的中间变量,在线急等一个大佬解答
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4各位大佬帮帮忙,有偿写一个很简单的课程设计题目
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0有人做过 eda verilog hdl 的超声波测距么
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1写时钟100M,读时钟25M,在读数据时写使能拉低,不进行写数据, 读地址和读出数据持续一个25M时钟周期,然后在读出数据会出现不规律的不稳定现象,错误地方是数据在这一个25M时钟周期内出现俩个值,这两个值只错了高位的第二位(16进制),其他位相同,这个问题怎么解决
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1有偿求一份程序 可做的私
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40在学习中和工作中遇到的问题可以在本帖提出来,吧主会帮助大家解决问题!
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2各位大佬,有没有脉组捷变的相关程序啊
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0进制转换电路设计报告
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1Verilog型输出是在什么时候输出呢,always结束,还是模块结束,还是像wire类型一直变化
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4急求啊,一个等精度频率计的代码,和所用的板子型号,求大神了
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1还有仿真代码,仿真软件modsim,私聊具体
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1有人会8位全加器吗 有偿
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6有偿求小梅哥暑假班视频
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3求一个des解密的verilog代码,或者是能帮我改一下的也可以,我有加密的,但不会改成解密,只知道理论,不会改!跪求!!!
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6有人能帮忙修改个电梯的程序吗
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14有会改程序的大佬吗?我有程序,但是要求变了,不会自己改。跪求私聊
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0有人能帮忙把六层电梯控制verilog修改成三层吗,求帮忙
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5我现在用QuartusⅡ软件编写一个数字频率计的程序,程序里包括几个模块,比如预置闸门时间控制模块,计数器模块,测量模块等等。如果现在我把这些模块的程序都分别编写完了,然后主程序也编写完了。也用Quartus新建了一个工程,在工程里新建了一个.V文件,那我这些模块的程序是要写在同一个.V文件里吗?还是说没个模块都需要建立一个.V文件?
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0求帮忙,能把vhdl语言改为verilog语言
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5求大神帮写一个基于Verilog的摩斯密码 代码, 有偿
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3always@(*)怎么理解
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2wire clk_temp; wire d_outn; reg d_out=0; assign clk_temp=clk^d_out; assign d_outn=~d_out; //-- always@(posedge clk_temp) begin d_out<=d_outn; end cunchuqi chucunqi( .clka(clk_temp), // input clka .wea(Mem_Write), // input [0 : 0] wea .addra(ALU_Data[5:0]), // input [5 : 0] addra .dina(rt_data), // input [31 : 0] dina .douta(M_R_Data) ); 网上看到的代码 但搞不懂clk_temp的作用
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3产生随机数作为读取ROM的地址,每次得到这个随机地址后连续从ROM中读取1024个数,然后继续取下一个随机数作为地址,再去读ROM,往复循环。现在不知道该如何把得到的随机数作为读ROM的起始地址并且计数1024个,求解答。
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1always@(posedge clk,posedge rstn)综合的时候报错怎么办?说这个事件模棱两可,用or也不行
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2问下大佬们,怎么把多个板块的组合在一个程序中。
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3有没有大哥会
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2num4_t = Total_cnt/10; num5_t = Total_cnt%10; verilog可以用这种语句吗 想取出数的最高位,最低位
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7fft中采用同位运算为什么还要用两块ram,同位运算不是只有一个ram就好了吗?
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2哪个大佬知道如何调512点fft的ip核
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36刚做了一年的Verilog,开帖解答问题,说的不对,就当抛砖引玉,一起进步。嘻嘻~ Q:625863772.
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2哪个大哥有512点fft的verilog代码