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2小白问个问题,Verilog里为什么不能用logic类型啊?大佬们求解答
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3sv代码编写,有偿!
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2这边急需一批可以做硬件任意方向的大咖大神,时薪100,有想法的和我联系
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2私信我
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12、简易函数发生器 基本要求:运用DE2上的DAC实现方波、三角波信号发生器功能。方波频率、占空比可设置。三角波信号频率、幅度可调。 在完成基本要求的基础上,可进一步增加功能、提高性能。 有没有大兄弟会的,有偿!
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6要电路的代码和仿真的代码
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8module testask; reg q; integer clk; wire [7:0] din; initial begin #10 clk=1;din=8*b01101001; #10 clk=0;din=8*b0110100; #15 clk=1;din=8*b01111011; #5 clk=0;din=8*b01111011; #2 $stop; end ask testask(q,din); endmodule ** Error: C:/altera/12.1/modelsim_ase/testask.v(7): (vlog-2110) Illegal reference to net "din". ** Error: C:/altera/12.1/modelsim_ase/testask.v(8): (vlog-2110) Illegal reference to net "din". ** Error: C:/altera/12.1/modelsim_ase/testask.v(9): (vlog-2110) Illegal reference to net "din". ** Error: C:/altera/12.1/modelsim_ase/testask.v(10): (vlog-2110) I
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8module( input [7:0] dataa, input [7:0] datab, input add_sub, // if this is 1, add; else subtract input clk, output reg [7:0] frist, output reg [7:0] second, output reg [7:0] third, ); always @ (posedge clk) begin reg [8:0] result; if (add_sub) result <= dataa + datab; else result <= dataa - datab; integer re; re = 0; integer i; for(i=0;i<9;i=i+1) begin re = re*2 + result[i]; end integer in; in = re%10; re = re/10; reg [7:0] out; case(in) 4'd0:out=8'h3f; 4'd1:out=8'h06; 4'd2:out=8'h5b; 4'd3:out=8'h4f; 4'd4:out=8'h66; 4'd5:out=8'h6d; 4'd6:out=8'h7d; 4'd7:out=8'h07; 4'd8:out=8'h7f; 4'd
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12求帮写Verilog代码 有偿
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6包括红外循迹,超声波避障,蓝牙控制之类的
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0有吧友做过emmc驱动吗,有问题想请教
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3大神帮帮忙吧,下载到DE2 上验证,有谢
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15学verilog几个月了,感觉还在门槛上,快要入门了。反正这段时间每天都会看,然后想想,有时候不懂的,自己慢慢去查。 有没有一起的,相互切磋下,或者有裙推荐一下的。
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0FPGA的项目 要用verilog语言来写 自己随意选择一个小游戏来编写 比如碰撞球之类的 用的是de1-soc开发板 vga输出端口显示
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3module Top_module( input [10:0]CIN, input [2:0]sel, output reg [7:0]COUT); always @(sel,CIN) begin if (sel==3'b000) begin E_T_Coder e_t_coder ( //(10) .X(CIN[7:0]), .Y(COUT[2:0])); end end Error (10170): Verilog HDL syntax error at Top_module.v(10) near text "("; expecting ";" 写了很多小功能模块,想用顶层模块统一进行调试,用sel控制调试对象,用模块例化实现并分配引脚,这样写有什么地方错误吗?
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5有没有北航夏宇闻的verilog的教学视频?求一份
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4有人帮忙代写Verilog题嘛 本人大二都是很简单的一些题有偿
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2Vx IISPYII
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1initial begin rst = 1; in = 0; #10 rst = 0; #30 in = 1; #50 in = 0; #50 $stop; end action tutu(clk, rst, in, out); 这个代码仿真只能跑10个时间单位 只要不修改rst的值就能跑下去, 但是初始化rst = 1 , #10之后不修改rst就能跑完 求助
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1module key_test_1( input sys_clk, input sys_rst_n, input key, output reg beep ); reg delay_en; reg [23:0] delay_reg; initial begin delay_en<=0; delay_reg<=24'd0; assign beep=0; end always @(negedge key) begin delay_en<=1; wait(delay_en==0) while(key==0)beep<=1; beep<=0; end always @(posedge sys_clk)begin if(delay_en) begin if(delay_reg<24'd9999_999) delay_reg<=delay_reg+24'd1; else begin delay_reg<=24'd0; delay_en<=0; end else delay_reg<=24'd0; end end endmodule 我想编写一个延时程序,但是出现一些错误,请大家看看如何
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6自学verilog应该如何开始,请教大佬指点
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3// pack 2D-array to 1D-array `define PACK_ARRAY(PK_WIDTH,PK_LEN,PK_SRC,PK_DEST) \ generate \ genvar pk_idx; \ for (pk_idx=0; pk_idx<(PK_LEN); pk_idx=pk_idx+1) \ begin \ assign PK_DEST[((PK_WIDTH)*pk_idx+((PK_WIDTH)-1)):((PK_WIDTH)*pk_idx)] = PK_SRC[pk_idx][((PK_WIDTH)-1):0]; \ end \ endgenerate // unpack 1D-array to 2D-array `define UNPACK_ARRAY(PK_WIDTH,PK_LEN,PK_DEST,PK_SRC) \ generate \ genvar unpk_idx; \ for (unpk_idx=0; unpk_idx<(PK_LEN); unpk_idx=unpk_idx+1) \ begin \ assign PK_DEST[unpk_idx][((PK_WIDTH)-1):0] = PK_SRC[((PK_WIDTH)*unpk_idx+(PK_WIDTH-1)):((PK_WIDTH)*unpk_idx)]; \ en
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3module pulse_gen (q, clk, rst); output [7:0] q; input clk, rst; reg [7:0] temp; reg x; assign q =temp; always @ ( posedge clk) begin if ( rst==1) begin temp <= 8'b00000001; x= 0 ; end else begin x<=temp[7]; temp <= temp<<1; temp[0] <=x; end end endmodule 求问里面的x到底起怎样的一个作用?
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0比如我一个加法器占用的资源,该怎么看啊,或者一块板子上的资源一共有多少,怎么看啊
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0Verilog编写FPGA实现 然后进行电路板调试
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0Verilog编写FPGA实现进行电路板调试
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2我先接触的是linux下的VCS,感觉它可以纯用命令行编译运行非常舒服,可以完全不弹出窗口。 比如说写一个随机输入文件生成程序,然后写个bash脚本交替运行它和vcs,可以在除了问题之后把会触发bug的输入文件保存下来,这样可以实现仿真完全自动化。 但是VCS没有window版本。 我想知道如果在windows下,modelsim可以达到类似的功能吗?
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6做个16个流水灯那种。右至左依次点亮的流水灯,既一开始所有的LED都是熄灭的,接着最右边的先点亮,然后通过移位使其左边的LED也点亮,已经点亮LED不熄灭,直到全部16个led全点亮以后,最右边的LED一直闪烁。LED闪烁的频率是1.49hz。右移的频率是3hz。
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0会verilog的大佬联系啦
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4interger inta; inta = -'d12/3; 为啥result是1431655761啊。 inta = -'sd12/3; 这sd是啥意思啊???
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1error:Line 37: Assignment under multiple single edges is not supported for synthesis 以下是代码 module jsq_jiagou( input clk, input rst_n, input en, output dout ); reg cnt; reg flag; reg cnt_c; reg dout; reg x; reg y; assign add_cnt=flag==1'b1; assign end_cnt=add_cnt&&cnt==x+y-1; always@(posedge clk or negedge rst_n)//cnt begin if(rst_n) begin cnt<=0; end else if(add_cnt) begin if(end_cnt) cnt<=0; else cnt<=cnt+1; end end always@(posedge clk or negedge rst_n)//cnt_c begin if(rst_n) begin cnt_c<=0; end else if(add_cnt_c) begin if(end_cnt_c) cnt_c<=0; else cnt_c