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2ip核不知道能不能这么调用 错误报告是 Error (10170): Verilog HDL syntax error at Eeler.v(16) near text "("; expecting ";" Error (10170): Verilog HDL syntax error at Eeler.v(33) near text "("; expecting ";" Error (10112): Ignored design unit "Euler" at Eeler.v(1) due to previous errors
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1有实验指导书 有详细步骤 内容 快点私聊我 是数电的实验
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0always只有一条赋值语句的时候,用阻塞和非阻塞感觉没什么区别。
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3问题来源于2个模块之间需要传递数据,模块A负责每个时钟产生5bit并行数据,模块B(工作时钟是A的5倍)负责将接收的该数据以模块A的时钟频率的5倍串行发送出去,我的想法是用一个模5的加一计数器,作为发送数据的节拍,比如:计数0的时候发送数据的0位,计数1的时候发送数据的1位……计数4的时候发送数据的4位。 但是问题是,作为模块B,我其实不知道A的数据什么时候发来,如果我把计数器的计数值作为约束条件,有可能和数据之间是错位的,
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1变量sum,add5,add6都是reg类型 为什么在always中sum=sum+1可以仿真出来 sum=add5+add6+sum仿真出来sum一直高阻态 add5和add6都有值,在仿真中都可以看到 求帮
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3求助!!!Verilog有偿代写工程项目,会的大神麻烦加我qq:767249475
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3可不可以将顶层模块的输出和例化模块的输出接一起?
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0我的目标:用mill框架的chisel搭建单周期rvcou,但关于mill的chisel搭建各个模块之类的不熟悉期待分享
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3显示花式采用按键控制,按键不按下三种显示花式为:同时亮灭4次→依次显示一次→交替亮灭8次→同时亮灭4次→…………;按键按下一次后的三种显示花式为:同时亮灭2次→依次显示两次→交替亮灭4次→同时亮灭2次→…………;按键按下两次只进行依次点亮变化:按键按下三次只显示交替亮灭1种方式;按键按下四次后变为按键不按下时的显示方式
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5限时代
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3一个一般的状态机写一下午是不是太慢了,大家写个100来行的一般要多久?
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3假如在Verilog中实现一个数码管0-9变化,我会写这个变化,但是要求每隔一秒换一次,我想知道这个一秒怎么得到
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3verilog HDL写两程序,初学者的简单作业,有偿
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11点有个测试题,题目暂时还不知,不过老师说了挺简单,毕竟只学了两天就上机测试,有大哥到时候救济一下嘛,有偿
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1module LedCon8(clk,Q); input clk; output [0:7]Q; reg [0:7]Q; always @(posedge clk) begin case(Q) 8'B00000000:Q = 8'B10000000; 8'B10000000:Q = 8'B11000000; 8'B11000000:Q = 8'B11100000; 8'B11100000:Q = 8'B11110000; 8'B11110000:Q = 8'B11111000; 8'B11111000:Q = 8'B11111100; 8'B11111100:Q = 8'B11111110; 8'B11111110:Q = 8'B11111111; 8'B11111111:Q = 8'B01111111; 8'B01111111:Q = 8'B00111111; 8'B00111111:Q = 8'B00011111; 8'B00011111:Q = 8'B00001111; 8'B00001111:Q = 8'B00000111; 8'B00000111:Q = 8&
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6帮忙看个verilog代码和testbench,在线急求
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4always@(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin taxi_fare <= 0; end else if(key_flag_low1==1)begin taxi_fare <= taxi_fare_1+ taxi_fare_2; end end always@(*)begin if(rst_n == 1'b0)begin x_g <= 0; x_s <= 0; x_b <= 0; state <= 1; end else if(taxi_fare != 0)begin case(state) 1: beginx_g <= taxi_fare%10;taxi_fare <= taxi_fare/10;state <= 2;end 2: beginx_s <= taxi_fare%10;taxi_fare <= taxi_fare/10;state <= 3;end 3: beginx_b <= taxi_fare%10;taxi_fare <= taxi_fare/10;state <= 1;end endcase end end
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7最近自学了verilog语言,想要编写一个加法器从0加到100,我自己编了半天也没有编出来,学习时间很仓促,语句使用不好,求一个大神帮我编写一段完整代码,我对照学习一下。感谢
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6电子琴矩阵键盘的,有能做的留下联系方式,不难,有酬的
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6大佬们,帮帮孩子完成个要验收的实验吧,谢谢了 module liushuideng(clk,led); input clk; output [7:0]led; wire clk_1; wire [2:0]cnt; div_clkU1(.clk(clk), .f(1), .clk_out(clk_1) ); cntU2(.clk(clk_1), .q(cnt) ); ledU3(.s(cnt), .q(led)); endmodule module div_clk(clk, f, clk_out); input clk; input [31:0]f; output clk_out; reg [31:0]c; reg clk_out; always @(posedge clk) begin if(c<25000000-1) c=c+f; else begin c=0; clk_out=!clk_out; end end endmodule module cnt(clk,q); input clk; output [2:0]q; reg[2:0]q; always @(posedge clk) begin if(q<5)q=q+1; else q=0; end endmodule modu
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0verilog代写,在quartus软件上做一个定时器然后再modelsim上仿真
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0module add16(Sum,Cout,A,B,Cin); input [15:0]A,B; input Cin; output [15:0]Sum; output Cout; integer i; reg [15:0]Sum; reg Cout; always@(A or B or Cin) begin Cout=Cin; for (i=15;i>0;i=i-1) Sum[i] =(A[i] ^ B[i] ^ Cout); Cout = (A[i] & B[i])|(Cout & A[i] )|(Cout & B[i]); end endmodule
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2module halfadder(s,c,a,b); input a,b; output s,c; xor(s,a,b); and(c,a,b); endmodule module fulladder(sum,co,a,b,ci); input a,b,ci; output sum,co; wire s1,d1,d2; halfadder ha1(s1,d1,a,b); halfadder ha2(sum,d2,s1,ci); endmodule module _4_bitadder(s,c3,a,b,c_1); input [3:0] a,b; input c_1; output [3:0]s; output c3; wire c0,c1,c2; fulladder fa1(s[0],c0,a[0],b[0],c_1); fulladder fa2(s[1],c1,a[1],b[1],c0); fulladder fa3(s[2],c2,a[2],b[2],c1); fulladder fa4(s[3],c3,a[3],b[3],c2); endmodule module ad(op0,op1,s,oe,clk,r,C5,opa0,opa1,D); input [3:0] op0,op1; input [2:0] s; input oe,clk; output reg [3:0]
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1请问各位前辈,能否发几个这些程序给看看,小弟感谢不尽
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6求大佬写一个关于电机转速控制器的fpga设计
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15第五章 verilog快速掌握 5.1 verilog简介 5.2 verilog可综合代码 5.3模块概念 5.3 组合逻辑 5.3 时序逻辑 5.4 模块设计举例 5.5 模块例化 5.6 设计规范 5.7 由verliog画出电路 5.8 verilog练习1 5.9 verilog练习2 5.10 verilog练习3 5.11 verilog练习4 5.12 verilog练习5 5.13 画电路练习1 5.14 画电路练习2 5.15 画电路练习3 5.16 画电路练习4 5.17 画电路练习5 5.18 画电路练习6 5.19 画电路练习7 5.20 画电路练习8 5.21 画电路练习9 5.22 画电路练习10 5.23 画电路练习11 5.24 画电路练习12 5.25 画电路练习13 htt
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7用verilog不断生成数据,1 1,2 1,2,3当生成到1,2...99,100时暂停
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6第一个是加法运算 a=3’b010 b=3’b110 c=a+b 算出来是这样吗 c=4’b1000 是要进位的吗? 第二个就是拼接运算符{}这个没搞懂 a=3'b010 b=3'b110 c=1'b0 {sum,tens}=a+b+c 求 sum tens 是多少